何为差分信号？差分信号的电平标准介绍

　　中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，比如PCIe、等。那么，何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而传输差分信号的布线就称为差分布线。

　　1．抗干扰能力强凯时ks运营商，因为两根差分布线之间存在耦合，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端所关心的只是两信号的差值，所以外界的共模噪声可以几乎被完全抵消。

　　2．同样的道理，由于两根信号的极性相反，他们对外辐射的EMI能量也很少。

　　3．差分信号的正负两根线互为回流路径，相比单端信号具有更优的SI性能凯时ks运营商。这也是为什么差分形式的Serdes链路能够实现几十Gbps的传输速率，而以单端信号为主的DDR即使是最新的DDR5最高速率也只有6.4Gbps的原因。

　　由此可知凯时ks运营商，掌握好差分信号的设计方法尤为重要。这一节就简单介绍一些差分信号的电平标准。

　　ECL电路（Emitter CoupledLogic，即发射极耦合逻辑电路）是一种非饱和型的数字逻辑电路。与TTL、HSTL、SSTL等电平接口不同。

　　ECL电路有以下特点：ECL电路内晶体管工作在线性区或截止区，速度不受少数载流子的存储时间的限制，所以它是现有各种逻辑电路中速度最快的一种，能满足高达10Gbps工作速率；ECL电路输出的单端摆幅比较小，一般在850mV以下，噪声容限相对较小，并对晶体管的工作稳定性要求很高；ECL电路的输出为射随器结构，输出阻抗很低（典型值在7ohm左右），这就决定了ECL电路有很强的驱动能力。其输入结构为差分放大器阻抗很高；传统ECL电平采用负电压供电凯时ks运营商，VCC接零电压、VEE接负电压（一般为-5.2V）。将VCC接+5V，VEE接GND就发展为PECL（Positive Emitter Coupled Logic）电平，采用+3.3V（VCC）供电就得到我们目前比较常用的LVPECL电平。

　　下图所示为ECL的电路的基本电路结构，主要包含三部分组成：差分放大器输入电路；射极跟随器输出电路；温度-电压补偿的偏压网络（VBB）凯时ks运营商。

　　晶体三极管Q3凯时ks运营商、Q4、Q5组成差分放大器，这是电路的核心，差分放大器作为“

　　开关”只能工作在线性放大区和截止区，这样就能得到高速率的性能。其中 Q5组成恒流源典型值为14mA凯时ks运营商，它具有很大的交流等效

　　，远大于集电极R1、R7，因此具有很强的直流负反馈，同时起到“发射极耦合”作用凯时ks运营商。

　　总电流基本恒定，电流尖峰很小；电压摆幅小，并且采用差分对或传输线传输信号，对外串扰和受外界干扰都减小了。

　　§因为直接用Q3、Q4的集电极输出，输出电平就要比输入电平高，电平不匹配。因此需要Q1、Q2进行电平位移，使输出的共模电平与下一级电路的输入共模电平(Vbb)相匹配凯时ks运营商。

　　§Q1、Q2的射极开路（OE）输出可以实现 线或功能。同时OE输出结构采用负载电阻RL外接的方式也有利于减少电源功耗，当输出不用时不接RL就没有功耗。

　　ECL电路的结构也就决定了其主要缺点：ECL电路的直流功耗大，实际上，工作速率的提高是以牺牲功耗为代价换取来的。

　　PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。PECL信号的

　　摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接，由于ECL电路是采用-5.2V电源供电，Vcc是接地的，这样做虽然有一些优点凯时ks运营商，但负电源还是很麻烦。PECL由ECL标准发展而来，采用+5V供电凯时ks运营商，可以和系统内其他电路共用一个正电源供电。PECL信号的摆幅相对ECL要略小些凯时ks运营商。

　　在+5.0V和+3.3V供电系统中，PECL接口均适用，+3.3V供电系统的PECL即LVPECL。保证电路输入和输出有正确的偏置凯时ks运营商凯时ks运营商，这是最重要的。

　　如果芯片电路内部的输入没有偏置电路，则必须在外部为两个差分输入建立偏置电压(Vcc-1.3V)，对于空闲的输入端，也应该建立同样的偏置电压，否则电路无法正常工作凯时ks运营商。

　　输出端是射极跟随器的发射极，在芯片内部没有连接负载，在输出端一定要连接适当的负载电阻，否则不会有正常的输出信号。

　　其次，在数据信号传输（与波长相比）距离较长，或者对信号质量要求较高时，就要考虑传输线阻抗匹配，或者说采用“端接线”。所谓“阻抗匹配”指的是传输线端接阻抗与传输线的特性阻抗匹配。并非PECL电路的输入输出阻抗匹配。

　　PECL电路的输入端和输出端都有相等的静态直流电压（Vcc-1.3V），只要电源电压相同凯时ks运营商，PECL电路之间的输出和输入可以直流耦合传输信号的。

　　输出并联端接(50Ω)接口，辅助电源Vcc-2V ，如右图所示这种方法性能最好，芯片的外接元件仅2个电阻，输出级的功耗也最小。但要增加一个Vcc-2V的电源，增加了系统的复杂程度。现很少采用。

　　输出无端接凯时ks运营商，电阻Rt直接连到Vee（GND）外围元件也只有2个电阻，单一电源（Vcc），电路最简单,Rt的电阻值上限受射随器晶体管工作电流限制，Rt太大，工作电流小，频率特性差；阻值下限受功耗限制Rt越小消耗在Rt上的功耗就越大。

　　在PCB上凯时ks运营商，当输出端和输入端之间距离很近，互连线未表现出传输线特性时，就可以采用这种互连方法。

　　当驱动器接收器距离比较远时，互连线已经体现出明显的传输线效应时采用这种端接电路凯时ks运营商，既保证了信号质量凯时ks运营商凯时ks运营商，又不用增加辅助电源。戴维南端接的作用主要有两点：第一是阻抗匹配，R1、R2在电路板上必须靠近输入端；第二是让接收器接收的信号共模电平和接收器的VBB匹配。

　　缺点就是需要4个外接电阻，在布局空间紧张的情况下不宜使用这种匹配方式。4个电阻上流过电流较大，增加电源负担。

　　串联端接 要求在驱动器输出端和传输线之间串接电阻Rs，而传输线终端不再接端接电阻（输入仍然需要适当的偏置）。串联端接适合较长距离的信号传输，在没有末端端接的情况下这样可以抑制由于源端阻抗不匹配产生的多次反射。

　　Rs+Ro= Zo。其中，Rs=串联端接电阻，Ro=驱动器输出内阻，Zo=传输线特性阻抗。

　　接收芯片有Vbb输出。末端采用并联端接如图XX所示，只需R1=R2=Zo，需要注意Vbb管脚必须接去耦电容保证Vbb电源稳定。

　　接收芯片无Vbb输出，用四个电阻网络为输入建立偏置电压凯时ks运营商，同时满足阻抗匹配的要求Zo=50Ω

　　由于PECL电平是射极开路（OE）输出靠外部的偏置电阻R1提供驱动电流到地的通路。PECL 的输出共模电压需固定在Vcc-1.3V，在选择直流偏置电阻时，仅需该电阻能够提供14mA 到地的通路，这样R1=（Vcc-1.3V）/14mA凯时ks运营商。在3.3V 供电时，R1=142Ω，5V 供电时，R1=270Ω。然而这种方式给出的交流负载阻抗为R1和传输线阻抗的并联的阻抗会明显低于50Ω，在实际应用中，3.3V 供电时，R1 可以从142Ω到200Ω之间选取，5V 供电时，R1 可以从270Ω到350Ω之间选取，R1的取值可以通过SI仿真确定原则是让输出波形达到最佳。

　　为了解决PECL的交流负载阻抗低于50ohm的问题，另外有两种改进结构：一种是在信号通路上串接一个电阻，从而可以增大交流负载阻抗使之接近50Ω；另一种方式是在直流偏置通道上串接电感凯时ks运营商，以减少该偏置通道影响交流阻抗。但无论哪种方式都需要增加元件使PECL的外围电路更加复杂凯时ks运营商，不利于高密系统的布局设计。

　　CML（Current-Mode Logic）接口结构简单凯时ks运营商，被广泛应用于网络物理层的传输和高速Serdes器件。它的数据速率取决于驱动器和接收器的生产工艺，可以达到1~10Gbps。输入输出结构中都已经做好的50ohm的匹配，互连线路上不需要任何匹配从而减少了外围器件。它所提供的信号摆幅较小从而使器件的功耗更低。需要注意的是CML电平没有任何标准，从而出现了很多供应商自行制定的规范，因此工程师在使用CML电平时一定要仔细查阅芯片手册。

　　CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如下图所示，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一个50Ω上拉电阻（相当于16mA电流流过两个50ohm并联电路，输出单端幅值理论上为16mA X 25ohm = 400mV），则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为Vcc-0.2V。若CML输出采用交流耦合至50Ω负载，这时的直流阻抗由集电极电阻决定（AC耦合时，到负载的直流电流被耦合电容割断，直流电流只流过了输出结构集电极的50ohm电容，就导致在50ohm电阻上产生了800mV的直流电压其共模电压就是VCC-0.4V。但是在交流情况下AC电容被短路因此，单端幅值还是400mV、差分幅值为800mV）凯时ks运营商，CML 输出共模电压变为Vcc-0.4V，差分信号摆幅仍为800mV。在交流和直流耦合情况下输出波形见下图。

　　CML 输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式凯时ks运营商。 CML 输入阻抗为50Ω，容易使用。输入晶体管作为射随器，后面驱动一个差分放大器。

　　因为在CML电路内已经集成了匹配（偏置）电阻，所以CML电路之间的互连就很简单凯时ks运营商。如果是直流耦合，就不需要外围元件；交流耦合时用两个耦合电容就行了。

　　由于CML电平的输出和输入结构内部都已经包含了50ohm的匹配，CML接口之间的互连非常简便。主要有直流耦合和交流耦合两种互连方式凯时ks运营商。

　　直流耦合方式最为简便不需要添加任何器件。对于高速serdes来说这种方式对信号质量最为有利，可以消除AC耦合电容和其它匹配器件带来的阻抗不连续（器件焊盘和PCB布线线宽的不匹配）。也正因为如此直流耦合往往能够达到超越交流耦合更高的速率要求。

　　当收发两端的器件使用相同的电源时，CML 到CML 可以采用直流耦合方式，这时不需加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，如图8 中所示，注意这时选用耦合电容需慎重，否则会导致信号质量的恶化：容值太小的话会导致信号存在严重的过零点漂移，导致ISI的增大使信号的眼宽变小；容值太大又会使信号的边沿变缓。通常使用的交流耦合电容的值为100nF，在5GHz以内电容的值对信号的影响可能不会很大，但随着信号速率的提高电容的值就需要通过仿真或者严格根据所设计总线的标准来进行设计。甚至当速率高到一定程度时交流耦合已经不能满足要求，必须采用直流耦合。

　　2 .低功耗凯时ks运营商。恒流源电流驱动，把输出电流限制到约为3.5 mA左右凯时ks运营商，使得信号翻转期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。

　　3 .具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。

　　最基本的LVDS器件就是LVDS驱动器和接收器凯时ks运营商。LVDS电路采用电流模逻辑，其输出包括一个恒流源提供差分对的驱动电流。输出高电平是两个N管导通，在接收器前的匹配电阻处产生正向压降；当输出为低电平时两个P管导通，在接收器前的匹配电阻上产生负向压降。接收器根据匹配电阻处的压降解析出逻辑电平，正向为“1”负向为“0”。恒流源电流通常为3.5 mA。如下图，LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。（电流源为恒流特性，终端电阻在100—120 欧姆之间凯时ks运营商，则电压摆动幅度为：3.5mA x 100=350Mv；3.5mA x 120=420mV。）

　　由逻辑“0”电平变化到逻辑“1”电平是需要时间的，由于LVDS信号摆幅很小，其由逻辑“0”电平到逻辑“1”电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化的信号。其电压低，功耗也低。

　　这一结构和ECL差分逻辑类似，只不过LVDS采用了低功耗的CMOS管。正由于其低功耗的特性，使LVDS电平不仅能够通过线缆进行较长距离的传输而且与传统的RS-422、PECL相比具有很多优点。LVDS电平的摆幅相当于PECL电平的一半，只有RS422、TTL电平的1/10左右。LVDS的电压特性不依赖于指定的供电电压，可以使用3.3V、2.5V甚至5V供电便于移植。而PECL电平则不同如果在不同电压系统中移植需要保证驱动、接收的共模电平的一致性可能需要重新设计匹配电阻的阻值。

　　LVDS 信号摆幅小，从而使得该结构可以在2.4V 的低电压下工作。LVDS 输入单端信号电压可以从0V 到2.4V 变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V 到2.2V范围内变化，也就是说LVDS 允许收发两端的电势有±1V的落差。相比PECL电平来说LVDS基本上可以不用考虑驱动器和接收器的共模电平匹配问题。

　　实际的产品开发中往往存在不同电平接口互连的需求。不同电平接口往往存在着不同的输入输出特性，要想数据在驱动器和接收器之间能够正确的传输往往需要对驱动器或者接收器外围电路进行一些特殊配置。前面章节已经介绍了TTL、CMOS等低速电平不同接口之间的互连，主要考虑的是输出阈值电平和输入阈值电平的匹配，保证输入信号能够有足够的噪声裕量。下面将介绍PECL、CML、LVDS等高速差分电平接口的互连问题。

　　LVDS到CML的一种连接方式就是交流耦合方式，如图13 所示。在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142Ω到200Ω。如果LVPECL 的输出信号摆幅大于CML 的接收范围，可以在信号通道上串一个25Ω的电阻凯时ks运营商，这时CML 输入端的电压摆幅变为原来的0.67 。 （LVPECL输出摆幅600-1000mV,CML输入摆幅400-1000mV）

　　在LVPECL 到CML 的直流耦合连接方式中需要一个电平转换网络，如图14中所示。该电平转换网络的作用是匹配LVPECL 的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL 的输出经过衰减后仍能满足CML 输入灵敏度的要求；另外还要求自LVPECL端看到的负载阻抗近似为50Ω。下面以LVPECL驱动MAX3875 的CML 输入为例说明该电平转换网络。

　　我们知道LVPECL输出共模电平为VCC-1.3V，那么A点电压为VCC-1.3V。由于要使LVPECL的输出和CML的输入共模匹配，B点电平应该为CML的共模电平VCC-0.2V。由于CML输入的高阻抗我们可以认为流过R3的电流和流过CML内部50ohm上拉的电流相等，由此可以列出方程求出R3：

　　通过上面的分析可以看出，采用直流耦合方式往往需要经过复杂的计算才能得到想要的结果凯时ks运营商。而且在计算过程中也用到了一些近似，最终的匹配网络的阻值确定还是需要通过SI仿线的存在也会增加接收器的输入的损耗。由此可见对于LVPECL与CML互连最好使用交流耦合方式。

　　通过LVPECL 到CML 的直流耦合连接方式中分析，我们已经知道当驱动器和接收器的共模电平不一致时使用直流耦合方式是非常麻烦的。这里只介绍三种交流耦合的方式。

　　图(a)所示使用了5个电阻器件将阻抗匹配和LVPECL共模电平的产生分开，交流耦合电容前的100ohm电阻起到阻抗匹配作用，交流耦合电容后的4.3K和2.7K端接为LVPECL提供合适的共模电平并没有阻抗匹配的作用。这种方式的好处就是可以灵活更换阻值从而兼容多种匹配方案凯时ks运营商，一般某些器件首次应用、没有十分把握的情况下可以采用这种方式；

　　图(b)所示交流耦合电容后面4个电阻组成戴维南匹配，匹配阻抗并产生LVPECL的共模电平。这种方式已经对(a)方式进行了简化，但是仍然需要4个电阻。由于已经采用了交流耦合并不需要分压的形式来获得LVPECL的共模电平，基于此就出现了图(c)所示的匹配方式。

　　图(c)所示仅在交流耦合电容前使用一个100ohm电阻。在经过验证的成熟应用中，我们完全可以采用这种方案简化设计。

　　LVPECL到LVDS 的直流耦合需要构建一个电阻网络，如图17中所示，以满足LVPECL和LVDS电平之间的共模电平转换、阻抗匹配以及LVDS的输入电压要求。因此，设计该网络时有这样几点必须考虑：

　　首先，我们知道当负载是50Ω接到Vcc-2V 时，LVPECL 的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效凯时ks运营商，这样就可以列出方程(1)。需要注意的是虚线ohm电阻是单端LVDS虚拟的到地电阻一般在LVDS接收器的内部集成，在方程(1)中不需要考虑。

　　然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL 输出信号经衰减后仍能落在LVDS 的有效输入范围内。LVPECL输出的差分幅值的最小值VHmin -VLmax =0.595V凯时ks运营商、差分幅值最大值VHmax -VLmin =0.93V；LVDS的输入电压范围为100mV~2.4V。也就是说需要保证差分幅值最小值不要衰减到100mV以下，由此计算出电阻网络的交流增益要大于100mV/595mV0.17 。

　　注意LVDS 的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL 到LVDS 的直流耦合所需的电阻网络需满足下面方程组：

　　LVPECL 到LVDS 的交流耦合结构如图18 所示凯时ks运营商，LVPECL 的输出端到地需加直流偏置电阻（142Ω到200Ω），同时信号通道上一定要串接50Ω电阻，以提供一定衰减凯时ks运营商。LVDS 的输入端到地需加5KΩ电阻，以提供共模偏置。

　　LVDS到LVPECL 的直流耦合结构中需要加一个电阻网络，如图19 所示，该电阻网络完成直流电平的转换凯时ks运营商。LVDS输出电平为1.2V，LVPECL的输入电平为Vcc-1.3V。LVDS 的输出是以地为基准凯时ks运营商，而LVPECL 的输入是以电源为基准，这要求考虑电阻网络时应注意LVDS 的输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS 的输出性能容易受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配凯时ks运营商。电阻值可以通过下面的方程导出。

　　在Vcc 电压为3.3V 时，解上面的方程得：R1=374Ω凯时ks运营商，R2=249Ω凯时ks运营商，R3=402Ω，VA=1.2V，VB=2.0V凯时ks运营商，RIN=49Ω，Gain=0.62。LVDS 的最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL 输入端的信号摆幅变为310mV，该幅度低于LVPECL 的输入标准。因此不推荐使用LVDS来驱动LVPECL电平。在实际应用中，可根据器件的实际性能、以及SI仿真的结果做出自己的判断。

　　类似于CML电平到LVPECL电平的互连凯时ks运营商，交流耦合的情况有如下三种方式，关键是保证LVDS输出摆幅一定要满足LVPECL输入要求，这需要结合驱动、接收芯片的性能以及SI仿真的结果进行判断。

　　分的，因为一个电压只能是相对于另一个电压而言的凯时ks运营商。在某些系统里，系统地被用作电压基准点。当地

　　实验相关的部分）如下面所示：module FPGA_TOP（……DIF_OUT，……）；……output DIF_OUT；……assign

　　短，因此在当前通信系统中 10 Gbps 以上数据速率已成为一个可实现的

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